RISC-V
Encoding | Variable |
---|---|
Endianness | Bi[1] |
Open | Yes |
General purpose | 16, 32 (including one always-zero register) |
Type | Load-store |
Kiến trúc | RISC |
Nhà thiết kế | University of California, Berkeley |
Branch | Compare-and-branch |
Floating point | 32 (optional) |
Phiên bản | 2.2 |
Ra mắt | 2010 |
Bits | 32, 64, 128 |
Mở rộng | M, A, F, D, Q, C |